ADPLL (All-Digital PLL)

ADPLL은 아날로그 블록(CP, Loop Filter)을 디지털 회로로 치환하여 공정 미세화에 따른 아날로그 설계의 한계를 극복한 구조입니다.

1. 주요 구성 요소 (p.197)

역할: 레퍼런스 클럭과 피드백 클럭 간의 시간 차(Phase Error)를 디지털 코드로 변환.
구현 방식:
- Binary PD (Bang-Bang): D-FF 등을 사용하여 위상 앞/뒤만 판별하는 이산적 레벨 출력.
- Linear PD: Delay-line 기반 또는 Oversampled 방식으로 다중 비트(Multi-bit) 위상차 출력.
Oversampling TDC: 레퍼런스 주파수( $f_{REF}$ )의 M배로 오버샘플링을 하면 위상 잡음 측면에서 $T_{T D C}$ 의 해상도를 $M$ 만큼 효과적으로 감소시킬 수 있으며, Oversampling TDC 사용 시 $\frac{OSR}{π}$ 만큼 추가 감소 효과가 있습니다. (자세한 위상 잡음 스펙트럼 밀도 분석은 Oversampling TDC의 스펙트럼 밀도 분석 문서 참조)
- Nyquist 잡음 스펙트럼 밀도: $S_{ϕ} (f) ∣_{N y q u i s t} = (2 π T_{T D C})^{2} \frac{1}{12} \frac{f _{V CO}^{2}}{f _{REF}}$
- Oversampled 스펙트럼 밀도: $S_{ϕ} (f) ∣_{O v ers am pl e d} ≅ (2 π T_{T D C})^{2} \frac{1}{12} \frac{f _{V CO}^{2}}{f _{REF}} \frac{π}{OSR}^{2}$
Gated Ring Oscillator (GRO) TDC: 지연 시간 정보를 유지하여 양자화 오차를 줄이는 방식.

특징: 아날로그 RC 루프 필터( $H (s) = R + \frac{1}{s C}$ )를 Bilinear 변환을 통해 디지털 영역의 전달 함수로 구현( $H (z) = α + \frac{β}{1 - z ^{- 1}}$ )하여 면적을 획기적으로 줄입니다.
Dual-path 구조: Proportional Path( $α$ )와 Integral Path( $β$ )를 분리하여 필터 계수를 독립적으로 조절 가능.

원리: 제어 단어( $C_{W} [n]$ )에 따라 주파수가 결정됨 ( $f_{o u t} [n] = K_{D CO} C_{W} [n] + f_{f ree}$ ). Capacitor Bank를 디지털 스위치로 제어.
이슈 (Quantization Noise): 제어 단어의 유한한 해상도로 인해 양자화 잡음이 발생합니다.
- 위상 잡음 수식: $S_{ϕ} (f) = \frac{f _{res}^{2}}{12} \frac{1}{f _{re f}} \cdot s in c^{2} (\frac{f}{f _{re f}}) \frac{1}{f ^{2}}$
- 해결책: 시그마-델타 모듈레이터(SDM) 등을 사용하여 미세한 해상도 확보.

기존의 Feedback Divider를 제거하고, 위상 도메인에서 직접 디지털 연산을 수행하는 구조입니다.
Reference Phase Accumulator: $f_{re f}$ 마다 분주비 $N$ 을 누적하여 기준 위상 생성.
DCO Phase Accumulator: DCO 출력 클럭마다 $1$ 씩 누적하여 DCO의 위상 생성.
Phase Detector & Sampler: 두 누적기의 결과(정수부)와 TDC(소수부)를 비교하여 오차를 계산. Retimer (D-FF)를 사용하여 동기화(re_ref) 시킴으로써 락킹을 수행합니다.