5. PLL 회로 설계 및 구현 (Implementation of PLLs)

본 문서는 KAIST 조성환 교수님의 “Phase Locked Loops” 강의 자료 중 Implementation of PLLs 파트를 상세하게 정리한 노트입니다. PLL을 구성하는 핵심 블록(PFD, Charge-Pump, VCO, Divider)들을 실제 트랜지스터 레벨에서 어떻게 구현하는지와 관련된 실무적인 설계 이슈들을 다룹니다.

1. PFD (Phase Frequency Detector) 회로 구현 (p.128)

Phase Locked Loops(From Principles to Advanced Techniques for Integrated Circuits), 페이지 128

동작 원리: 두 개의 D-Flip Flop(DFF)과 하나의 AND 게이트(리셋용)로 구성된 상태 머신입니다. Reference 클럭과 Divider 클럭의 엣지(Edge)를 감지하여 UP 펄스와 DN 펄스를 만들어냅니다.
데드존 (Dead-zone) 방지: 두 클럭의 위상이 완벽히 일치할 때, 내부 논리 게이트의 딜레이로 인해 UP/DN 펄스가 너무 짧아져 차지 펌프가 켜지기도 전에 다시 꺼지는 데드존이 발생할 수 있습니다. 이를 막기 위해 AND 게이트 뒤의 Reset 경로에 **인위적인 Delay(인버터 버퍼 체인)**를 추가하여, 최소 펄스 폭(Minimum Pulse Width)을 확보합니다.
고속 동작 한계 (Blind Zone): 리셋 딜레이가 너무 길면 PFD가 리셋되는 동안 들어오는 다음 클럭 엣지를 놓칠 수 있으므로(Blind zone), 최대 동작 주파수가 제한됩니다. 고주파수 레퍼런스를 사용할 때는 리셋 패스의 딜레이 최적화가 필수적입니다.

2. 차지 펌프 (Charge-Pump) 회로 구현 (p.134)

Phase Locked Loops(From Principles to Advanced Techniques for Integrated Circuits), 페이지 134 차지 펌프는 PFD의 디지털 펄스(UP/DN)를 아날로그 전류( $I_{CP}$ )로 변환해 루프 필터 커패시터를 충방전하는 역할을 합니다.

2.1. 스위치 위치에 따른 구조 분류

Drain-Switched CP: 전류원 트랜지스터와 출력 노드 사이에 스위치가 위치합니다. 설계가 가장 직관적이지만 스위칭 시 Charge-Sharing 현상이 가장 심하고 클럭 피드스루(Clock Feedthrough) 노이즈에 취약합니다.
Source-Switched CP: 스위치가 전류원과 전원 사이에 위치합니다. 전류원 트랜지스터가 켜지고 꺼지는 데 시간이 걸려 턴온/턴오프 타임이 길고 고속 응답에 불리합니다.
Gate-Switched CP: 전류원 트랜지스터의 게이트 전압을 직접 스위칭합니다. 저전압(Low Voltage) 동작에서 전압 헤드룸(Headroom) 확보에 유리하지만, 스위칭 딜레이와 Charge Injection 문제가 커서 정밀 설계가 필요합니다.

2.2. Charge-Pump 비이상성 완화 기법

Current Mismatch (전류 불일치 완화): P-MOS(UP)와 N-MOS(DN)의 특성 차이 및 채널 길이 변조 효과로 인한 전류 불일치는 기준 스퍼(Reference Spur)를 유발합니다.
- 해결책 (Active Amplifier Feedback): Op-amp 피드백 회로를 사용하여, 출력 제어 전압( $V_{c t r l}$ )을 복제(Replica) 노드에 강제로 반영하여 두 트랜지스터의 $V_{D S}$ 를 똑같이 맞춤으로써 전류 불일치를 최소화합니다.
Charge-Sharing (전하 분배 현상 완화): 스위치가 꺼져 있을 때 전류원 트랜지스터의 기생 커패시터에 갇혀있던 전하가 스위치가 켜질 때 루프 필터와 섞이면서 전압 튐(Jump)을 유발합니다.
- 해결책 (Bootstrapping / Unity-gain Buffer): Op-amp 버퍼를 사용하여 스위치가 꺼진 동안에도 기생 커패시터 노드의 전압을 $V_{c t r l}$ 과 똑같이 프리차지(Pre-charge) 상태로 유지해줍니다.

3. 오실레이터 (Oscillators) 회로 구현 (p.101)

Phase Locked Loops(From Principles to Advanced Techniques for Integrated Circuits), 페이지 101 VCO는 제어 전압( $V_{c t r l}$ )에 비례하여 주파수를 출력하는 핵심 블록입니다. 용도와 요구 성능(위상 노이즈, 전력, 면적 등)에 따라 다양한 구조가 선택됩니다.

3.0. 발진 조건 (Conditions for Oscillation)

Start-up (초기 구동): $\frac{1}{G _{m}} > R$ (LC 탱크 등의 손실 $R$ 을 극복하고 발진을 시작하기 위해 충분히 큰 부저항(Negative Resistance)을 제공하는 능동 소자의 $G_{m}$ 이 필요합니다.)
Oscillation (정상 상태): $\frac{1}{G _{m, a vg}} = R$ (발진 진폭이 커지면서 트랜지스터의 비선형성에 의해 평균 $G_{m}$ 이 감소하고, 결국 손실 $R$ 과 정확히 균형을 이루는 지점에서 안정된 발진 진폭을 유지합니다.)

3.1. Ring Oscillator (링 오실레이터)

구조: 홀수 개의 인버터(혹은 짝수 개의 차동 지연 셀)를 체인 형태로 연결하고 출력을 입력으로 피드백하는 구조입니다.
주파수 특성: $f_{osc} = \frac{1}{2 N \cdot t _{d}}$ (단, $N$ 은 단의 개수, $t_{d}$ 는 단일 셀의 지연 시간). 제어 전압으로 지연 시간 $t_{d}$ 를 변화시켜 주파수를 조절합니다.
장점: 인덕터(Inductor)가 필요 없으므로 면적이 매우 작고 집적화에 유리합니다. 주파수 가변 범위(Tuning Range)가 매우 넓습니다.
단점: 매 주기마다 커패시터를 끝까지 충방전하면서 에너지를 소모하므로 위상 노이즈(Phase Noise)와 지터 성능이 매우 열악합니다. 주로 높은 클럭 품질이 필요 없는 디지털 시스템이나 면적이 극도로 제한된 환경에서 사용됩니다.
개선된 구조 (Improved Ring Oscillator): Sub-feedback loop (Negative-skewed delay cell)를 추가하여 위상 해상도, 최대 동작 주파수, 위상 노이즈 성능을 개선하는 기법이 활용되기도 합니다.

3.2. LC-VCO (LC 발진기)

고주파 RF 및 통신 시스템에서는 위상 노이즈 성능이 압도적으로 우수한 LC-VCO를 표준으로 사용합니다.

동작 원리 (Cross-Coupled 구조): 인덕터(L)와 커패시터(C)의 공진(Resonance)을 이용합니다. 두 개의 트랜지스터를 교차 결합(Cross-couple)하여 부저항(Negative Resistance, $- 1/ g_{m}$ )을 생성하고, 이를 통해 LC 탱크 내부의 기생 저항(손실)을 완벽히 보상함으로써 에너지를 잃지 않고 발진을 유지시킵니다.
장점: 공진 탱크 내부에 에너지를 저장하므로 위상 노이즈 성능이 월등히 뛰어납니다.
단점: 거대한 나선형 인덕터(Spiral Inductor)를 칩 상에 그려야 하므로 차지하는 면적이 매우 큽니다. 또한 Tuning Range가 링 오실레이터에 비해 상대적으로 좁습니다.
핵심 소자 구현 이슈:
- 인덕터 (Inductors): 칩 내부에 집적할 때는 주로 나선형(Spiral) 인덕터를 사용합니다. 기판 손실(Substrate loss)과 와전류(Eddy current)로 인한 Q값 저하를 막기 위해 인덕터 하단에 **Patterned Ground Shield(PGS)**를 배치하기도 합니다.
- 바랙터 (Varactors): P-N 접합 바랙터는 순방향 바이어스 영역을 피해야 하는 제약이 있습니다. 따라서 최근 RF IC에서는 제어 전압에 따라 채널의 반전이나 축적 상태를 이용하는 **MOS 바랙터 (특히 Accumulation-Mode Varactor)**가 널리 사용됩니다.
Tuning Range (가변 범위) 확장 전략: 단일 바랙터만으로 넓은 주파수 대역을 커버하려고 하면 제어 민감도( $K_{V CO}$ )가 너무 커져서 제어 전압 노이즈에 극도로 취약해집니다. 따라서 두 단계로 나누어 제어합니다:
1. Coarse Tuning (대역 조절용): 공정(PVT) 변화나 넓은 대역폭을 커버하기 위해, 여러 고정 커패시터를 디지털 스위치로 연결/해제하는 Switched Capacitor Bank를 사용합니다.
2. Fine Tuning (미세 조절용): 아날로그 제어 전압( $V_{c t r l}$ )에 의해 커패시턴스가 연속적으로 변하는 **Varactor (바랙터, 주로 AMOS varactor)**를 사용하여 미세하게 락킹합니다. 뱅크를 쪼개어 각 뱅크에서의 $K_{V CO}$ 를 작게 유지하는 것이 설계의 핵심입니다.
Quadrature 신호 생성 ( $9 0^{\circ}$ 위상차): 트랜시버 등에서 I/Q 신호가 필요할 때 주로 1) VCO 주파수를 2배로 발진시킨 후 1/2 분주기(Divide-by-two)를 통과시키거나, 2) Polyphase filter를 사용하거나, 3) 두 개의 VCO를 교차 결합한 Quadrature VCO(QVCO) 방식을 사용합니다.

3.3. Relaxation Oscillator (이완 발진기)

동작 원리: 커패시터에 일정한 전류를 흘려 충전하다가, 전압이 특정 임계치(Threshold)에 도달하면 스위치를 켜서 급격히 방전시키고 다시 충전하는 과정을 반복하는 회로입니다. (톱니파나 삼각파 생성)
특징: 인덕터 없이 저항과 커패시터만으로 비교적 정확한 저주파 클럭을 만들 수 있어 타이머(Timer)나 저전력 센서 노드 등에서 쓰입니다. 하지만 링 오실레이터와 마찬가지로 위상 노이즈 성능은 좋지 않습니다.

3.4. Injection-Locked Oscillator (ILO, 주입 잠금 발진기)

동작 원리: 기존 오실레이터(주로 Ring이나 LC)에 외부의 깨끗한 레퍼런스 신호(Injection signal)를 주기적으로 강제 주입(Inject)하여, 발진기의 위상을 외부 신호에 강제로 맞춰버리는(Locking) 회로입니다.
장점: 오실레이터 내부에서 스스로 누적되는 위상 노이즈를 외부 신호가 주기적으로 ‘리셋’해주기 때문에, 대역 내(In-band) 위상 노이즈를 획기적으로 낮출 수 있습니다. 고효율의 주파수 체배기(Multiplier)나 분주기(Divider)로도 널리 활용됩니다.
단점: 외부 신호 주파수와 발진기의 고유 주파수(Free-running frequency)가 너무 크게 차이 나면 락(Lock)을 잃어버리는 제한된 Locking Range를 가집니다. 따라서 공정 및 온도 변화를 추적하여 고유 주파수를 지속적으로 맞춰주는 별도의 캘리브레이션 루프(FLL 등)가 필수적으로 동반됩니다.

4. 고주파 분주기 (High-Speed Divider) 구현 (p.120)

Phase Locked Loops(From Principles to Advanced Techniques for Integrated Circuits), 페이지 120 수 GHz에 달하는 VCO의 매우 빠른 출력을 레퍼런스 주파수( $\sim$ MHz)로 나누기 위해서는 주파수 대역별로 다른 분주기 구조를 사용합니다.

CML (Current 기드 Mode Logic) Divider: VCO 바로 다음 단의 최고속(Highest frequency) 동작을 위해 사용됩니다. 로직 스윙폭을 작게 하여 딜레이를 최소화한 차동 증폭기 기반 구조입니다. 속도는 빠르지만 전력 소모가 매우 큽니다.
TSPC (True Single Phase Clock) Divider: 중간 주파수 대역에서 사용되는 동적 논리회로(Dynamic Logic) 기반의 분주기입니다. 단일 클럭만을 사용하여 구조가 간단하고 CMOS 레벨 풀스윙으로 동작하며 전력 소모가 적습니다.
Pulse Swallow Counter (Multi-Modulus Divider): 범용적인 정수형 분주비 $N$ 을 만들어내기 위해, Dual-modulus prescaler (예: 8/9 분주기)와 Program Counter, Swallow Counter를 결합한 디지털 카운터 구조입니다. 저주파 대역에서 동작합니다.
- 참고: Dual-Modulus Divider는 모듈러스 제어를 위한 추가 논리 게이트가 삽입되므로, 단순한 1/2 분주기(Divide-by-two)보다 본질적으로 동작 속도가 느립니다.
ILFD (Injection-Locked Frequency Divider): 오실레이터(LC 또는 Ring 기반)의 주입 잠금(Injection Locking) 현상을 이용한 초저전력 분주기입니다. 기존 디지털 분주기 대비 전력 소모를 획기적으로 줄일 수 있다는 장점이 있으나, 주파수가 잠기는 Locking Range가 좁아 공정 및 온도 변화(PVT)에 민감하다는 단점이 있습니다.

MY RECORD

문서 탐색