Fractional-N PLL 및 Delta-Sigma Modulator (DSM)

이 문서는 아날로그 및 디지털 회로 설계 엔지니어를 위한 Fractional-N PLL과 Delta-Sigma Modulator (DSM) 심층 설계 노트입니다. “Phase Locked Loops: From Principles to Advanced Techniques for Integrated Circuits” (Nicola Da Dalt) 교재의 내용을 기반으로 작성되었습니다.

1. Fractional-N PLL의 필요성 (Integer-N의 한계) (p.139)

일반적인 Integer-N PLL에서는 출력 주파수 $f_{o u t} = N \cdot f_{re f}$ 이므로, 주파수 튜닝 해상도(Resolution)가 레퍼런스 주파수 $f_{re f}$ 와 같습니다. 미세한 주파수 해상도를 얻기 위해 $f_{re f}$ 를 작게 만들면 다음과 같은 심각한 설계 트레이드오프가 발생합니다:

거대한 분주비 ( $N$ ): $N$ 이 매우 커지면 In-band 위상 노이즈가 $20 lo g (N)$ 만큼 증폭되어 전체 노이즈 성능이 크게 열화됩니다.
좁은 루프 대역폭 (Narrow Loop Bandwidth): 안정성을 위해 PLL의 루프 대역폭 $f_{B W}$ 는 보통 $f_{re f} /10$ 이하로 제한됩니다. $f_{re f}$ 가 작아지면 대역폭도 좁아져야 하고, 이는 곧 VCO 노이즈 억제 능력 저하 및 Settling Time(Locking Time) 증가로 이어집니다.

Fractional-N PLL은 분주비 $N$ 을 정수가 아닌 소수점( $N + α$ , 여기서 $0 < α < 1$ )으로 만들어, $f_{re f}$ 를 높게 유지하면서도 미세한 주파수 해상도를 달성하는 혁신적인 구조입니다.

2. 기본 Fractional-N 분주 원리 (Accumulator 기반) (p.143)

소수점 분주비 $N + α$ 를 달성하는 가장 기본적인 방법은 **시간 평균(Time Averaging)**을 사용하는 것입니다. 예를 들어 $N .25$ 의 분주비를 원한다면, 분주기를 4번 중 3번은 $N$ 으로, 1번은 $N + 1$ 로 동작시키면 됩니다. $\frac{3 \cdot N + 1 \cdot ( N + 1 )}{4} = N + 0.25$

이를 디지털 회로로 구현한 것이 **위상 누적기(Phase Accumulator)**입니다.

$k$ 비트 누적기에 입력 워드(Input Word) $K$ 를 가합니다. 매 $f_{re f}$ 클럭마다 누적 값은 $K$ 만큼 증가합니다.
오버플로우(Overflow)가 발생할 때 Carry out 신호를 발생시켜 분주비를 $N$ 에서 $N + 1$ 로 바꿉니다.
평균 분주비는 $N + \frac{K}{2 ^{k}}$ 가 됩니다.

⚠️ Fractional Spur 문제

누적기가 일정한 패턴으로 오버플로우를 발생시키면, 이상적인 위상과 실제 분주된 위상 사이에 톱니파 형태의 에러(Phase Error)가 누적됩니다. 이 에러는 Charge Pump 출력에 주기적인 리플을 만들어내며, 출력 스펙트럼에 엄청난 크기의 Fractional Spur를 발생시킵니다. 단순 누적기 구조에서는 이 Spur가 루프 대역폭 내(In-band)에 위치하기 쉬워 필터링으로 제거할 수 없습니다.

3. Delta-Sigma Modulation (DSM) 및 Noise Shaping (p.150)

Fractional Spur 문제를 해결하기 위한 핵심 기술이 바로 Delta-Sigma Modulator (DSM, SDM) 입니다. DSM은 분주비 시퀀스를 일정한 패턴이 아닌 무작위성(Randomization)을 띠게 섞어주면서(Dithering), 동시에 에러 에너지를 고주파 대역으로 밀어내는 **노이즈 셰이핑(Noise Shaping)**을 수행합니다.

3.1. Noise Shaping 이론

DSM은 입력 제어 워드 $x [n]$ (소수점)을 받아 정수형 분주비 시퀀스 $y [n]$ 을 출력합니다. 이 과정에서 필연적으로 양자화 에러(Quantization Error, $e [n]$ )가 발생합니다. $L$ 차(L-th order) DSM의 전달 함수는 다음과 같이 표현됩니다: $Y (z) = X (z) \cdot z^{- 1} + E (z) \cdot (1 - z^{- 1})^{L}$

$X (z) \cdot z^{- 1}$ : 원하는 소수점 값(지연됨)
$E (z) \cdot (1 - z^{- 1})^{L}$ : 셰이핑된 양자화 노이즈
$(1 - z^{- 1})^{L}$ 항(High-pass filter 특성)으로 인해 DC 근처(저주파)에서 노이즈가 크게 감쇠되고 고주파 대역으로 밀려납니다.
고주파로 밀려난 양자화 노이즈는 PLL의 Low-Pass Loop Filter에 의해 자연스럽게 제거됩니다.

3.2. 위상 노이즈 분석 (Phase Noise Model)

PLL 출력에서 관측되는 $ΔΣ$ 양자화 위상 노이즈의 Power Spectral Density(PSD)는 대략 다음과 같이 모델링됩니다: $S_{ϕ_{o u t}} (f) \approx \frac{( 2 π ) ^{2}}{12 \cdot f _{re f}} (2 sin (\frac{π f}{f _{re f}}))^{2 L - 2} \cdot ∣ H_{c l ose d} (f) ∣^{2}$ 여기서 $∣ H_{c l ose d} (f) ∣$ 는 PLL의 Low-pass closed-loop 전달 함수입니다. L(DSM 차수)이 클수록 저주파에서 노이즈가 급격히 감소합니다.

4. DSM Architecture 비교 (MASH vs Single-loop) (p.168)

4.1. MASH (Multi-Stage noise SHaping) 구조

1차(1st order) 아키텍처(단순 누적기 등)를 여러 개 캐스케이드(Cascade)로 연결한 구조입니다. 가장 흔히 쓰이는 것이 MASH 1-1-1 (3차 DSM) 입니다.

장점: 분산(Unconditionally Stable) 문제가 없어 완벽하게 안정적입니다. 확장이 매우 용이합니다.
단점: 출력의 스윙 범위가 넓습니다(예: 3차 MASH는 $- 3$ ~ $+ 4$ 범위의 값을 가짐). 즉, 분주비가 $N - 3$ 부터 $N + 4$ 까지 크게 요동칩니다. 이로 인해 PFD/CP에 들어가는 위상 오차가 커져, 아날로그 회로(Charge Pump)의 비선형성(Nonlinearity)에 취약해집니다. 비선형성은 고주파 노이즈를 다시 저주파(In-band)로 접히게(Fold-down) 만들어 성능을 열화시킵니다.

4.2. Single-loop 구조

에러 피드백(Error Feedback) 등을 이용하여 하나의 닫힌 루프(Closed-loop) 내에서 고차 필터를 구현하는 방식입니다.

장점: MASH에 비해 양자화 노이즈의 절대량이 작고(출력 레벨 수가 적음), 따라서 Charge Pump 비선형성 요구 조건이 완화됩니다.
단점: 고차(3차 이상)로 설계할 경우 루프 내의 내부 변수가 발산할 수 있는 불안정성(Instability) 문제가 있습니다. 리미터(Limiter)나 내부 비트 수 최적화를 통한 세심한 설계가 필수적입니다.

5. 회로 구현: Multi-Modulus Divider (MMD) (p.165)

DSM에서 넓은 범위(예: $N - 3$ ~ $N + 4$ )의 분주비를 시시각각 바꿔주려면, 고속으로 동작하면서도 분주비를 유연하게 조절할 수 있는 Multi-Modulus Divider (MMD) 가 필요합니다. 전통적인 Pulse-Swallow Counter 구조는 고속 동작 시 피드백 지연시간 문제로 구현이 어렵습니다.

5.1. 2/3 Cell 기반 캐스케이드 MMD

대부분의 현대적 Fractional-N PLL은 2/3 분주 셀(Divide-by-2/3 Cell) 을 체인 형태로 캐스케이드 연결하여 MMD를 구현합니다.

각 2/3 셀은 모드 제어 신호(Mod Control)에 따라 입력 클럭을 2분주 또는 3분주합니다.
$n$ 개의 2/3 셀을 직렬로 연결하면, $2^{n}$ 부터 $2^{n + 1} - 1$ 까지 연속적인 분주비를 프로그래밍할 수 있습니다.
동작 원리: 하위 셀은 상위 셀로부터 Modulate(Mod) 신호를 받아 특정 주기에만 분주 주기를 1 클럭 늘려 3분주를 수행합니다. 타이밍 마진(Critical Path)이 인접한 셀 사이에서만 결정되므로 초고속 동작에 매우 적합합니다.
로직 패밀리: VCO와 직결되는 첫 단은 매우 높은 주파수에서 동작하므로 **CML (Current Mode Logic)**을 사용하고, 뒤로 갈수록 주파수가 낮아지므로 전력 소모를 줄이기 위해 TSPC (True Single-Phase Clock) 또는 일반 CMOS 로직을 혼용하여 설계합니다.

6. 고급 양자화 노이즈 저감 기법 (Quantization Noise Mitigation) (p.170)

DSM의 차수를 높이면 Noise Shaping은 강력해지지만, PFD/Charge-pump 회로의 비선형성 문제(Fold-down) 때문에 성능 향상에 한계가 생깁니다. 이를 근본적으로 해결하기 위해 아날로그 영역에서 양자화 노이즈 자체를 상쇄(Cancellation)하는 기법들이 연구되었습니다.

6.1. DAC 기반 위상 에러 상쇄 (DAC-based Phase Cancellation)

디지털 DSM 내부에는 다음 순간 발생할 위상 에러 양(Phase Error)이 디지털 값으로 정확히 계산되어 있습니다(누적기의 에러 값). 이 디지털 에러 값을 **DAC (Digital-to-Analog Converter)**를 이용해 아날로그 전류로 변환한 뒤, Charge Pump 출력 노드(Loop Filter 입력)에 직접 주입하여 에러를 빼주는 방식입니다.

이를 통해 넓은 스윙 폭을 갖는 MASH 구조의 양자화 에러를 크게 줄일 수 있습니다.
난제: DAC 이득(Gain)과 Charge Pump 이득( $I_{CP}$ )의 완벽한 매칭(Matching)이 필요하며, PVT 변동 시 상쇄 효과가 크게 떨어질 수 있습니다. 이를 극복하기 위해 백그라운드 캘리브레이션(Background Calibration) 알고리즘이 함께 적용되기도 합니다.

관련 위키 연결:

PLL: PLL 기본 이론 및 전체 아키텍처
CP_PLL: Charge Pump 특성 및 비선형성
PLL_Implementation: PLL 구성 요소(VCO, CP, PFD) 트랜지스터 레벨 구현 전략

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