Advanced PLL Design Techniques

PLL의 성능(Noise, Area, Speed)을 극한으로 끌어올리기 위한 고급 설계 기법들입니다.

1. Low-Noise & Low-Power (p.176)

• Dual-path Loop Filter: 대면적 커패시터를 사용하는 대신, 적분 경로와 비례 경로를 분리하여 디지털 또는 소용량 커패시터로 루프 안정성을 확보하고 면적을 최소화함.
• Class-C LC Oscillator: 트랜지스터를 Class-C로 동작시켜 전류 효율을 높이고 위상 잡음을 줄임.

2. Fast Locking (p.177)

• Gear Shifting: 초기 락킹 시에는 루프 대역폭을 넓게 설정하여 빠르게 주파수를 맞추고, 락이 가까워지면 대역폭을 좁혀 노이즈 특성을 개선함.
• Initial Frequency Calibration: 디지털 코드를 이용해 VCO의 동작 대역을 미리 검색(Search)하여 락킹 시간을 단축.

3. Fractional-N 노이즈 개선 (p.221)

Fractional-N PLL에서는 루프 대역폭(Loop BW)이 Delta-Sigma Modulator (DSM)의 양자화 잡음(Quantization noise)에 의해 제한됩니다. 최적의 위상 잡음을 달성하기 위해 루프 대역폭을 넓히려면 이 Q-noise를 억제해야 합니다.

• Q-noise Cancellation: 초기에는 복잡한 디지털 회로(Q-noise Estimator)를 사용하여 Charge Pump에 보상 전류를 주입하는 방식이 쓰였으나, 구조가 복잡하고 settling 시간이 긴 단점이 있었습니다.
• High-OSR DSM & Nested-PLL:
  • 메인 PLL 피드백 루프 안의 Divider를 또 다른 Sub-PLL로 대체하는 구조입니다.
  • Sub-PLL을 통해 DSM의 동작 주파수($f_{DSM}=N_2\cdot f_{REF}$)를 획기적으로 높입니다(High-OSR).
  • 이로 인해 Q-noise가 고주파 대역으로 밀려나며(pushed to high frequencies), 루프 필터에 의해 효과적으로 걸러지게 됩니다.
• Noise Aliasing 방지 (Anti-alias Filter):
  • Split Divider 구조에서 앞 단의 출력을 뒤 단이 샘플링(Downsampling)하게 되면 고주파 Q-noise가 저주파 대역으로 Aliasing되는 문제가 발생합니다.
  • 이를 해결하기 위해 위상 도메인(phase domain)에 Anti-aliasing Filter (또는 전압 도메인의 대역통과 필터)를 추가하여 Aliasing을 방지합니다.
• Cascaded-PLL 구조:
  • Bang-bang 디지털 PLL (저잡음 주입)을 사용하여 낮은 레퍼런스(예: 50MHz)를 높은 주파수(예: 800MHz)로 올린 후, 이 고주파 신호를 Fractional-N PLL의 레퍼런스로 사용하는 방식입니다.
  • 결과적으로 Fractional-N PLL의 $f_{DSM}$을 높여 저양자화 잡음 특성을 얻습니다.
• High-Speed Low-Power DSM 설계:
  • 기존 다중 비트 덧셈기 기반의 DSM 대신, 하위 비트에는 1차 MASH DSM을, 상위 비트에는 3차 Single-loop DSM을 혼합한 구조(Proposed Cascade DSM)를 제안합니다.
  • 면적 및 전력 효율: 전력 소모를 $7.4mW\to 2mW$로, 면적을 $0.02m{m}^2\to 0.004m{m}^2$로 대폭 감소시켰습니다.
  • 측정 결과 (예시): 이 구조를 적용한 Cascaded-PLL은 Integrated RMS Jitter $255\text{fs}$, In-Band Phase Noise $-50.4\text{dBc}$를 달성하였으며, Fractional-N 동작에서도 우수한 잡음 특성을 입증하였습니다. (참고: [Park, ISSCC 2012])