PLL (Phase-Locked Loop)

목차

이 문서는 아날로그 및 디지털 회로 설계 엔지니어를 위한 PLL (Phase Locked Loop) 백과사전입니다. KAIST 조성환 교수님의 “Phase Locked Loops: From Principles to Advanced Techniques for Integrated Circuits” 강의 자료를 기반으로 작성되었습니다.

시뮬레이션 도구(cppsim) https://www.cppsim.com/michael_h_perrott.html

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1. 개요 및 PLL의 필요성 (p.5)

📝 상세 정리 노트: Necessity_of_PLL (강의 PDF 기준 더 자세한 설명)

모든 전자 시스템에서 ‘완벽한 클럭(Ideal Clock)‘은 존재할 수 없으며, 열잡음 및 소자 특성으로 인해 필연적으로 노이즈가 발생합니다.

• 진폭 노이즈 (Amplitude Noise): 신호의 진폭이 흔들리는 현상이나, 리미터(Limiter) 등을 통해 쉽게 제거할 수 있으므로 치명적이지 않습니다.
• 위상 노이즈 (Phase Noise) / 지터 (Jitter): 클럭의 트랜지션 시점(Edge)이 흔들리는 현상으로, 타이밍 마진을 갉아먹고 ADC/DAC의 SNR을 저하시키는 주된 원인입니다.

이상적인 발진기(Oscillator)의 출력 $y(t)=A_0\cos ({\omega }_{0}t)$ 와 비교하여, 실제 발진기의 출력은 아래와 같이 표현됩니다. $y_{practical}(t)=(A_0+a_n(t))\cos ({\omega }_{0}t+{\varphi }_n(t))$ 여기서 $a_n(t)$는 진폭 노이즈, ${\varphi }_n(t)$는 위상 노이즈입니다.

논리 게이트(Logic Gate)를 거칠 때는 지터가 단순히 합산되지만, 발진기(Oscillator) 내부에서는 지터가 시간에 따라 무한히 누적(Accumulate) 됩니다. 따라서 발진기가 독립적으로 계속 동작하면 위상 오차가 발산하게 됩니다. PLL은 이렇게 계속 누적되는 발진기의 위상 노이즈를 깨끗한 외부 레퍼런스 클럭(Reference Clock)과 주기적으로 비교하고 캘리브레이션하여(Calibration) 일정한 위상 관계를 유지시키는 피드백 시스템입니다.

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2. 발진기 노이즈 모델링 (Oscillator Noise) (p.11)

📝 상세 정리 노트: Oscillator_Noise (강의 PDF 기준 발진기 노이즈 심층 분석)

2.1. Hajimiri의 선형 시변 모델 (Linear Time-Varying Model)

발진기의 위상 노이즈를 분석하는 가장 강력한 모델 중 하나입니다. 발진기 회로는 본질적으로 ‘선형 시변(Linear Time-Varying)’ 특성을 갖습니다. 즉, 노이즈 전류가 어느 시점에 주입되느냐에 따라 위상이 흔들리는 정도가 다릅니다.

위상 변화량 $\Delta \varphi (t)$는 주입된 노이즈 전류 $i(t)$와 ISF(Impulse Sensitivity Function, $\Gamma (\tau )$) 의 곱을 적분한 값입니다. ${\varphi }_n(t)={\int }_{-\infty }^{t}i(\tau )\Gamma (\tau )d\tau$

• $\Gamma (\tau )$는 발진기의 파형에 의존하는 주기 함수입니다.
• 전압 파형의 피크/바텀(기울기가 0인 지점)에서는 $\Gamma (\tau )$가 거의 0입니다. 즉, 이때 노이즈가 유입되어도 위상은 거의 변하지 않습니다 (진폭만 변함).
• 전압 파형의 Zero-crossing (기울기가 최대인 지점)에서는 $\Gamma (\tau )$가 최대가 되어 위상이 가장 크게 흔들립니다.
• 설계 시사점: 발진기가 노이즈에 둔감한 타이밍(피크/바텀)에만 전류를 주입하도록 설계하면 위상 노이즈를 줄일 수 있습니다. (예: LC Oscillator가 Ring Oscillator보다 위상 노이즈 특성이 좋은 이유)

또한, ISF의 직류 성분(DC 값)을 결정하는 $c_0$ 값은 소자의 1/f 노이즈(Flicker Noise)가 위상 노이즈로 업컨버전(Up-conversion)되는 양을 결정합니다. 파형을 대칭(Symmetric)으로 설계하면 $c_0$를 0에 가깝게 만들어 1/f 위상 노이즈를 최소화할 수 있습니다.

2.2. Spur (스퍼)

백색 잡음과 같은 랜덤 노이즈와 달리, 특정 주파수 성분에서 뾰족하게 나타나는 결정론적(Deterministic) 노이즈를 스퍼(Spur)라고 합니다. 제어 전압 라인에 주기적인 리플(Ripple)이 탈 때 발생합니다.

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3. PLL 기본 이론 및 안정성 (Stability) (p.50)

📝 상세 정리 노트: PLL_Fundamentals (강의 PDF 기준 PLL 기본 구조 및 폐루프 해석)

PLL은 일반적으로 PFD(Phase Frequency Detector), CP(Charge Pump), LPF(Loop Filter), VCO(Voltage Controlled Oscillator), 그리고 Divider(분주기, $÷N$)로 구성됩니다.

3.1. Type I vs Type II PLL

• Type I PLL: 루프 필터에 적분기(Integrator)가 없는 구조. 항상 안정적(Unconditionally Stable)이지만 주파수 스텝(Step)이나 램프(Ramp) 입력에 대해 정상 상태 위상 오차(Steady-State Phase Error)가 크게 발생합니다. 따라서 실제 구현에는 거의 사용되지 않습니다.
• Type II PLL: 루프 필터에 완전한 적분기(Integrator) 성분이 추가된 구조입니다. 적분 작용으로 인해 정상 상태 위상 오차를 ‘0’으로 만들 수 있습니다. 하지만 개루프 전달 함수의 원점(DC)에 두 개의 폴(Pole)이 중첩되어 생기게 되어($\frac{1}{s^2}$ 특성) 시스템의 위상 여유가 없어 불안정해집니다. 이를 보상하기 위해 루프 필터에 영점(Zero) 을 추가해 주어야 위상 여유(Phase Margin)를 확보하고 안정성을 얻을 수 있습니다. (대표적인 예로 저항과 커패시터를 직렬로 연결하는 방법이 있습니다.)

3.2. S-Domain 개루프/폐루프 전달 함수 및 안정성

선형 모델을 기반으로 한 일반적인 PLL의 개루프 전달 함수(Open-Loop Transfer Function) $G(s)$는 다음과 같이 정의됩니다. $G(s)=\frac{K\cdot F(s)}{N\cdot s}$ 여기서 $K$는 순방향 루프 이득($K=K_{PD}\cdot K_{VCO}$)으로 위상 검출기 이득($K_{PD}$)과 발진기 이득($K_{VCO}$)의 곱이며, $F(s)$는 루프 필터 전달 함수, $N$은 분주비입니다.

Type II PLL의 경우 루프 필터 $F(s)$가 원점에 폴을 갖는 적분기와 안정성을 위한 영점을 포함하므로, 일반적으로 ==( $F(s)=\frac{1+s{\tau }_z}{s{\tau }_p}$ )== 형태로 표현할 수 있습니다. 이를 대입하여 폐루프 전달 함수(Closed-Loop Transfer Function)를 구하면 전형적인 2차 시스템 형태로 나타납니다. $H(s)=\frac{{\varphi }_{out}(s)}{{\varphi }_{ref}(s)}=N\frac{G(s)}{1+G(s)}=N\frac{2\zeta {\omega }_{n}s+{\omega }_n^2}{s^2+2\zeta {\omega }_{n}s+{\omega }_n^2}$

루프 이득 $K$를 사용하여 자연 주파수(${\omega }_n$)와 제동비($\zeta$)를 정리하면 다음과 같습니다.

• 자연 주파수 (Natural Frequency, ${\omega }_n$): ${\omega }_n=\sqrt{\frac{K}{N{\tau }_p}}$
• 제동비 (Damping Factor, $\zeta$): $\zeta =\frac{{\tau }_z}{2}\sqrt{\frac{K}{N{\tau }_p}}=\frac{{\tau }_z}{2}{\omega }_n$

(※ 세부적인 Charge-Pump PLL 파라미터 매핑은 4.0절을 참조하세요. 자연 주파수와 제동비의 직관적 이해)

루프 대역폭은 기준에 따라 크게 두 가지로 나뉘며, 일반적으로 설계 시 타겟팅하는 대역폭은 **개루프 대역폭(${\omega }_{BW,open}$)**입니다.

• 개루프 대역폭 (Open-loop Bandwidth, ${\omega }_{BW,open}$): 개루프 전달함수 이득이 0dB가 되는 지점(단위 이득 주파수)입니다. 대략 $2\zeta {\omega }_n$에 근사되며 위상 여유(Phase Margin) 및 안정성 설계의 기준점이 됩니다.
• 폐루프 3dB 대역폭 (${\omega }_{3dB}$): 폐루프 전달함수 이득이 저주파 대비 -3dB로 떨어지는 주파수입니다. 레퍼런스 등 입력 노이즈가 통과하는 저역 통과 필터(LPF)의 대역폭을 나타내며, 전형적인 설계($\zeta =0.707$) 시 개루프 대역폭보다 약 1.4~1.5배 가량 더 넓게 형성됩니다.

개루프 대역폭(${\omega }_{BW,open}$)을 넓히면(Gain 증가) Settling Time(응답 속도)은 빨라지지만, 이산 시간(Discrete-time) 샘플링 시스템인 PFD의 특성 때문에 ${\omega }_{BW,open}$이 레퍼런스 ==주파수($f_{ref}$)의 1/10을 넘어서면 안정성에 심각한 타격을 받아 발산할 위험==이 있습니다.

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4. Charge-Pump PLL (CP-PLL) 심층 분석 (p.81)

📝 상세 정리 노트: CP_PLL (강의 PDF 기준 전하 펌프 노이즈 특성 및 비이상성 심층 분석)

4.0. CP-PLL 루프 파라미터 (${\omega }_n$, $\zeta$)

CP-PLL(Charge-Pump PLL)은 위상 검출기(PFD)와 전하 펌프(CP)를 사용하여 위상 오차를 전류로 변환하고, 수동 루프 필터(Passive Loop Filter, 저항 $R$과 커패시터 $C_P$ 직렬 연결)를 통해 이를 전압으로 변환하여 VCO를 제어합니다. 3장에서 다룬 일반적인 Type II PLL 수식에 CP-PLL의 파라미터를 대입하면 다음과 같이 매핑됩니다.

• 위상 검출기 이득 ($K_{PD}$): $K_{PD}=\frac{I_{CP}}{2\pi }$ (A/rad)
• 루프 필터 전달 함수 ($F(s)$): $F(s)=R+\frac{1}{s{C}_P}=\frac{1+sR{C}_P}{s{C}_P}$ (V/A)
• 시상수 매핑: ${\tau }_p=C_P$, ${\tau }_z=R{C}_P$

이를 3장의 공식에 대입하면 CP-PLL의 핵심 설계 파라미터인 자연 주파수(${\omega }_n$) 와 제동비($\zeta$) 를 유도할 수 있습니다.

• 자연 주파수 (Natural Frequency, ${\omega }_n$): ${\omega }_n=\sqrt{\frac{I_{CP}{K}_{VCO}}{2\pi N{C}_P}}$
• 제동비 (Damping Factor, $\zeta$): $\zeta =\frac{R}{2}\sqrt{\frac{I_{CP}{K}_{VCO}{C}_P}{2\pi N}}=\frac{R{C}_P}{2}{\omega }_n$

4.1. 2차 커패시터($C_2$)의 도입과 3차 시스템 (Phase Margin Trade-off)

실제 칩 설계에서는 차지 펌프 전류에 의한 전압 리플과 Reference Spur 억제를 위해 저항 $R$과 병렬로 2차 커패시터($C_2$)를 추가하여 고주파 극점(${\omega }_p\approx \frac{1}{R{C}_2}$)을 갖는 3차 시스템(3rd-order system) 으로 구성합니다.

📝 상세 정리 노트: C2에 따른 CP-PLL 파라미터 변화 (수식 및 시간/주파수 특성)

[ $C_2$ 추가에 따른 파라미터 및 특성 변화 요약 ]

• 파라미터 변화 (Sluggish Response & Ringing): 총 커패시턴스가 $C_P+C_2$로 증가하여, 자연 주파수(${\omega }_n$)와 제동비($\zeta$)가 모두 $\sqrt{\frac{C_P}{C_P+C_2}}$ 비율로 동반 감소합니다. 이로 인해 초기 응답이 지연되고 오버슈트(Ringing)가 증가합니다.
• 보데 플롯 형태 (Phase Bump): 고주파 위상이 깎여 내려가는 산봉우리(Phase Bump)가 형성됩니다. PVT 안정성 극대화를 위해 개루프 대역폭(${\omega }_{BW,open}$)을 이 꼭대기(Peak, $\sqrt{{\omega }_z{\omega }_p}$) 에 위치시키도록 최적화합니다.
• PVT 강건성 저하 (Phase Cliff): 대역폭이 극점(${\omega }_p$) 쪽으로 밀리면 위상 여유가 $0^{\circ }$로 순식간에 추락하여 시스템이 발산할 치명적인 위험이 존재합니다.
• 면적 및 락타임 증가 (Long Tail Settling): 깎인 위상 여유($60^{\circ }$ 타겟)를 보상하기 위해 영점(${\omega }_z$)을 낮춰야 하므로, 메인 커패시터($C_P$) 크기가 보통 $10\sim 20$배 커져 면적이 급증하고 매우 느린 정착(Long Tail) 현상이 발생합니다.

💡 결론: $C_2$ 추가는 **“치명적인 Spur 노이즈 억제”**라는 최우선 목적을 위해 **“면적(Area), 속도(Settling), 안정성(Phase Cliff)“**을 희생하는 회로 설계의 대표적인 타협점(Trade-off)입니다.

4.2. 주요 노이즈 전달 함수 (Noise Transfer Functions)

PLL을 통과하면서 각 블록의 노이즈는 다음과 같이 서로 다른 필터링 특성을 거칩니다.

1. VCO Noise: High-Pass Filter $\frac{{\varphi }_{out}}{{\varphi }_{n,VCO}}=\frac{1}{1+G(s)}=\frac{s^2}{s^2+2\zeta {\omega }_{n}s+{\omega }_n^2}$ VCO가 만들어내는 저주파 위상 노이즈는 PLL 피드백이 추적하여 제거해줍니다. 하지만 루프 대역폭을 벗어난 고주파 노이즈는 그대로 출력됩니다.

2. Reference & Divider Noise: ==Low-Pass Filter== $\frac{{\varphi }_{out}}{{\varphi }_{n,REF}}=N\frac{G(s)}{1+G(s)}=\frac{N(2\zeta {\omega }_{n}s+{\omega }_n^2)}{s^2+2\zeta {\omega }_{n}s+{\omega }_n^2}$ 레퍼런스 클럭과 분주기의 노이즈는 루프 대역폭 내에서는 피드백 루프가 따라가게 되어 출력에 그대로 묻어나며(분주비 $N$배 증폭), 고주파 대역은 차단됩니다.

3. Charge-Pump / PFD Noise ($i_{n,CP}$): ==Low-Pass Filter== $\frac{{\varphi }_{out}}{i_{n,CP}}=\frac{2\pi N}{I_{CP}}\frac{G(s)}{1+G(s)}=\frac{N\cdot \frac{1}{I_{CP}}(2\zeta {\omega }_{n}s+{\omega }_n^2)}{s^2+2\zeta {\omega }_{n}s+{\omega }_n^2}$ 저주파 통과 특성을 가지며, In-band 노이즈를 줄이기 위해서는 Charge Pump 전류($I_{CP}$)를 키우고 트랜지스터 면적을 넓혀 Flicker noise를 줄이는 것이 유리합니다.

4. VCO Control Voltage ($v_{n,ctrl}$) / VDD Noise: ==Band-Pass Filter== $\frac{{\varphi }_{out}}{v_{n,ctrl}}=\frac{K_{VCO}/s}{1+G(s)}=\frac{s\cdot K_{VCO}}{s^2+2\zeta {\omega }_{n}s+{\omega }_n^2}$ 루프 대역폭 근처에서 노이즈가 가장 크게 증폭되어 나타납니다.

설계 결론: VCO 위상 노이즈(고주파 지배적)와 Reference 노이즈(저주파 지배적) 곡선이 만나는 지점이 최적의 루프 대역폭(Optimum Loop Bandwidth) 이 됩니다.

4.3. 비이상적 특성 (Non-idealities)

• Dead-zone (데드존): PFD 입력 위상 차이가 너무 작을 때 Charge Pump가 켜지기도 전에 꺼져버려 노이즈가 커지는 현상. UP/DN 펄스 경로에 Delay를 삽입하여 해결합니다.
• Current Mismatch: UP 전류와 DN 전류의 크기가 다르면 PLL이 Lock 상태일지라도 Static Phase Offset이 발생하여 VCO 컨트롤 라인($V_{ctrl}$)에 리플을 만들고, 이는 출력에 Reference Spur를 유발합니다. Active opamp를 이용하여 $I_{UP}$과 $I_{DN}$을 완벽히 맞추는 기법이 적용됩니다.

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5. PLL 회로 설계 및 구현 (Implementation of PLLs) (p.101)

📝 상세 정리 노트: PLL_Implementation (트랜지스터 레벨의 핵심 블록 설계 이슈 및 비이상성 완화 기법)

• PFD: D-Flip Flop 기반 상태 머신으로, 위상 일치 시 발생하는 데드존(Dead-zone)을 방지하기 위해 리셋 딜레이 버퍼를 추가합니다.
• Charge-Pump: 스위치 위치(Drain, Source, Gate)에 따라 특성이 다릅니다. Charge-Sharing과 Current Mismatch를 막기 위한 Op-amp 피드백 및 Bootstrapping 회로가 필수적입니다.
• Oscillators (VCO): 면적이 작고 튜닝 범위가 넓은 Ring VCO, 위상 노이즈 성능이 압도적으로 우수하여 통신용 표준으로 쓰이는 LC-VCO(대역 확장을 위해 Switched Cap-bank와 Varactor 결합), 외부 클럭을 주입해 위상 노이즈를 획기적으로 낮추는 ILO (Injection-Locked Oscillator), 타이머용 Relaxation Oscillator 등 요구 스펙에 맞춰 구조를 선택합니다.
• 고속 Divider: CML(초고속), TSPC(중속), Pulse Swallow Counter(다중 모듈러스) 등을 적재적소에 결합하여 구현합니다.

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6. Fractional-N PLL 및 Delta-Sigma Modulator (DSM) (p.139)

📝 상세 정리 노트: Fractional_N_PLL (강의 PDF 기준 Fractional 분주 원리, MMD, DSM 노이즈 셰이핑 심층 분석)

일반적인 Integer-N PLL은 주파수 해상도를 높이려면 레퍼런스 주파수($f_{ref}$)를 매우 작게 낮춰야 하므로, 분주비 $N$이 커져 In-band 노이즈가 크게 증폭되고 루프 대역폭이 좁아지는 한계가 있습니다. Fractional-N 기법은 분주비를 $N$과 $N+1$로 주기적으로 번갈아가며 사용하여 평균적으로 소수점(Fractional) 분주비 $N+\alpha$ 를 만들어내어, 높은 $f_{ref}$를 유지하면서 미세한 주파수를 조절합니다.

• Fractional Spur 문제: 분주비가 변하는 과정에서 발생하는 톱니파 형태의 위상 에러가 거대한 스퍼를 생성합니다.
• Delta-Sigma Modulator (DSM): 분주비 시퀀스를 섞어주어(Dithering) 양자화 에러의 스펙트럼을 고주파 대역으로 밀어내는 노이즈 셰이핑(Noise Shaping) 을 수행합니다.
• MMD (Multi-Modulus Divider): 2/3 Cell을 캐스케이드로 연결하여 초고속 동작 하에서도 넓은 범위의 분주비를 유연하게 조절합니다.

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7. 고급 설계 기법 및 디지털 PLL (Advanced Techniques) (p.176)

📝 상세 정리 노트: Advanced_PLL_Design (저잡음, 소면적, 고속 락킹 기법)

7.1. All-Digital PLL (ADPLL / DPLL)

📝 상세 정리 노트: ADPLL (TDC, DCO 및 디지털 루프 필터 설계)

공정이 미세화됨에 따라 아날로그 소자인 거대한 Loop Filter Capacitor와 Charge Pump를 구현하기 어려워졌습니다. 이를 디지털 회로로 완벽히 치환한 것이 ADPLL입니다.

• TDC (Time-to-Digital Converter): 아날로그 PFD 대신, 위상 차이를 디지털 코드로 변환합니다. 오버샘플링 TDC를 통해 분해능을 높이고 위상 잡음을 억제합니다.
• Digital Loop Filter: 수식(IIR Filter 등)으로 구현되므로 PVT 변동에 둔감하며, Dual-path 기법 등을 통해 면적을 획기적으로 줄일 수 있습니다.
• DCO (Digitally-Controlled Oscillator): 디지털 제어어(Control Word)로 주파수를 튜닝합니다. 유한한 분해능으로 인한 양자화 잡음을 줄이기 위해 하이 레졸루션 설계가 중요합니다.

7.2. Injection-Locked PLL (IL-PLL)

📝 상세 정리 노트: Injection_Locking_PLL (DPRO, FILO 등 주입 잠금 기술)

발진기의 지터가 누적되는 특성을 깨기 위해, 깨끗한 레퍼런스 클럭을 주기적으로 발진기에 직접 주입(Injection)하여 지터를 강제로 리셋하는 기법입니다.

• DPRO (Dual-pulse Ring Oscillator): 두 개의 펄스를 이용해 위상 정렬 성능을 극대화하는 방식입니다.
• FILO (Fractionally Injection-Locked Oscillator): 주입 잠금 기술을 Fractional-N 합성에 적용하여 초저잡음 클럭을 생성합니다.
• Spur 문제: 주입 타이밍 부정합으로 인한 레퍼런스 스퍼를 억제하기 위해 레플리카 VCO나 정밀 타이밍 컨트롤러가 사용됩니다.

7.3. Fractional-N 양자화 잡음 제거 (Q-Noise Cancellation)

DSM에서 발생하는 양자화 잡음을 예측하여 DAC 등을 통해 Charge Pump 출력단에서 상쇄시키거나, Nested-PLL 구조를 통해 잡음을 고주파로 밀어내는 기술이 포함됩니다.

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관련 링크: